No Slide Title

http://www.eet.bme.hu

Budapesti Műszaki és Gazdaságtudományi Egyetem

Elektronikus Eszközök Tanszéke

MIKROELEKTRONIKA,VIEEA306

Tervezés FPGA-ra,

Verilog, SystemC

http://www.eet.bme.hu/~poppe/miel/hu/18-ICtervezes3.ppt

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Tervezés FPGA-ra

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Standard cellás IC költségei

►Teljes Si technológia költségeit meg kell fizetni

teljes maszk készlet legyártandó (NRE költség)

Si-megmunkálás költségei teljes egészében jelentkeznek;költség arányos a felhasznált Si felülettel

►Tokozási költségek

arányos az IC kivezetéseinek a számával

függ a tokozás bonyolultságától

►Tesztelési költségek

szelet szintű tesztelés – költsége jellemzően a szeletköltségének részeként jelenik meg

•MPW szolgáltatók pl. tesztelt szeleteket adnak small volumeproduction esetén

végső tesztelés költsége – csökkenthető a tesztelhetőretervezéssel, lásd később

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Másik példa: FPGA-s megvalósítás

►Alapgondolat: a gate array alapötletét megtartjuk, deaz összeköttetéseket nem fotomaszkkalprogramozzuk – nem egy fémezésmintázatdefiniálja azokat (NRE költség erős csökkentése)

alapelem: logic array block

►Helyette: az összeköttetési hálózat architektúrája iselőre ki van alakítva, a kapcsolatokat programozzuk

biztosíték kiégetéses technika – helyesebben az ún.antifuse eljárás (szakadásból kisellenállású összeköttetés)

kapcsolatok tárolása SRAM-ban

►Előre kialakított I/O áramkörök

►Mai fejlett FPGA-k bonyolultabb blokkokat istartalmaznak (RAM, DSP blokk,...)

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Példa az Altera-tól: Stratix

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

AlteraStratix

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Pl.: Xilinx Virtex-5

►65-nm CMOS technológia

►12 rétegű fémezés

►1.0V core feszültség

►36-Kbit block RAM/FIFO

►1.2 to 3.3V I/O Operation

►RocketIO GTP transceiver-ek 100 Mb/s .. 3.2 Gb/s

►PCI Express Endpoint blokkok

►10/100/1000 Mb/s Ethernet

►On-chip hőmérséklet monitoring

►On-chip power supply monitoring

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

FPGA-s tervezés folyamata

Rendszerszintű leírás

Specifikáció SystemC-benHW-SW co-design

Rendszer szimuláció

Rendszer szintűtervezés

Magasszintű szintézis

időzítési paraméterek

Absztrakciós szint:

Reprezentáció:

Szimulátor:

Viselkedési leírás

Specifikáció VHDL-benvagy Verilog-ban

Funkcionális tesztelés

Struktúrális/logikai leírás

VHDL-ben vagyVerilog-ban

Logikai szimuláció

Mapping éslayoutgenerálás

Logikai tervezés

Fizikai terv (layout)

Időzítési adatok kinyerése

Tranzisztor szintűtervezés

A tervezési munkaitt koncentrálódik

Ez kimarad, azösszeköttetéseketreprezentálóprogramkód készül

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Programozás – FPGAs tervezés

Programozási nyelv

Fordító

Object file-ok

Linker

Futtatható állomány

HDL

Szintézis

"Elhelyezés és huzalozás"

Netlist

Bitfile

Szoftver

FPGA hardver

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

VHDL mintapélda

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Verilog mintapélda

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Szintézis

Netlist

RTL

HDL

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Hardver leíró nyelvek

►Áttekintés

►Verilog

►Röviden a SystemC-ről

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Hardver leíró nyelvek kialakulása

►A 80-as évekre olyan bonyolulttá váltak a digitálisáramkörök, hogy tranzisztor, illetve kapu szintenmár nem voltak áttekinthetőek

►Szükség volt egy olyan eszközre, amellyel gyorsanés hatékonyan lehet fejleszteni és tesztelni aterveket

►A megoldás programnyelvek formájában érkezett(Verilog, VHDL, ABEL, stb.)

►Ezek speciális nyelvek, amelyek fel vannak készítvea hardvertervezés igényeire

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A Verilog története

►A Gateway Design Automation cég fejlesztette ki1984-ben (Verilog-XL szimulátor)

►Ezt a céget felvásárolta a Cadence Design Systems,majd 1990-ben nyilvánossá tette a nyelvet, hogy azelterjedjen; ennek hatására de facto szabvánnyávált

►A szabványosítás 1995-ben történt meg az OpenVerilog International (OVI – másnéven Accelera)szervezet kezelésében – ekkor vált de jureszabvánnyá

►2001-ben bővült a szabvány: Verilog-2001

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A HDL-ek jellemzői

►Speciális programnyelvek

►Modellezik, ábrázolják, szimulálják a digitálishardvert

►Képesek a konkurrens működés leírására(párhuzamosság)

►Követik a jelek időbeli változását, ismerik a hardver-specifikus jelszinteket

►Biztosítják a különböző digitális modellek egyszerűmegvalósítását (kombinációs, szinkron/aszinkronsorrendi hálózatok)

►Támogatják a moduláris tervezést

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A HDL-ek előnyei

►Támogatják a struktúrált tervezési módszereket

►Rugalmasan particionálhatóak a projektek

►A nyelvi leírás alapján a kapcsolási rajz generálható,ha szükséges

►Magas szintű absztrakció lehetőségét biztosítják

►Lehetővé teszik alternatívák egyszerűösszehasonlítását

►Módosítások gyorsan végrehajthatók

►Javítják a hatékonyságot és minőséget  nagyobbtervezői produktivitás

►Gyors prototípus – kihasználja a szintéziseszközöket

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Hierarchikus építkezés elemekből 1

►Verilogban modulokat definiálunk

►Ezek be- és kimenetekkel rendelkezőáramkörrészletek

►Pl:

module AND(inA, inB, q);

input inA, inB;

output q;

…

endmodule

inA

inB

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Hierarchikus építkezés elemekből 2

►A modulokból tetszőleges számú példánythozhatunk létre – példányosítás:

module Osszetett(in, out);

input [3:0] in;

output [1:0] out;

AND a1(in[0], in[1], out[0]);

AND a2(in[2], in[3], out[1]);

endmodule

4 bites bemenet

2 bites kimenet

Példányosítandó modul neve

A példány egyedi neve

Portkapcsolati lista

Az egyes bitek kiválasztása az indexelőoperátor ([ ]) segítségével történik

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Hierarchikus építkezés elemekből 3

module Osszetett

module AND

in [3:0]

out [1:0]

in[0]

in[1]

in[2]

in[3]

out[0]

out[1]

inA

inB

inA

inB

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Vezetékek a Verilogban

►Vezeték: legegyszerűbb áramköri elem (wire)

►Folyamatosan vezérelni kell, hiszen nincsenmemóriája

►Ez kétféleképp tehető meg:

Folyamatos értékadás (continuous assignment):

•A kombinációs hálózat egy modellje

•Az értékadás jobb oldalán az értékeket folyamatosan figyeljük ésha változás történik, azonnal frissítjük a kapu értékeket

Egy regiszter kimenetére kötjük:

•A regiszterek megjegyzik a nekik adott értékeket (ld. később), ígyképesek folyamatosan értéket szolgáltatni a kimenetükre kötöttvezetékeknek

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Folyamatos értékadás

►Az assign kulcsszó segítségével történik

►A korábbi AND kapu megvalósítása:

module (inA, inB, q);

input inA, inB;

output q;

assign q = inA & inB;

endmodule;

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Vezetékek létrehozása

►Ha másként nem rendelkezünk, a modulok be- éskimenetei vezetékek lesznek

►A wire kulcsszó segítségével hozhatunk létretovábbi vezetékeket

►Például egy egybites vezeték és egy nyolcbitesbusz:

wire vezetek;

wire [7:0] busz;

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Regiszterek

►Egybites memóriák

►Csak valamilyen esemény hatására kaphatnakértéket (pl. órajel felfutó éle)

►Az értéküket őrzik, amíg újat nem kapnak

►Létrehozásuk: a reg kulcsszó segítségével

reg q;

reg [3:0] counter;

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Esményvezérelt értékadás 1

►Regisztereknek egy adott esemény hatására egyalways blokkban tudunk értéket adni:

wire clk;

reg counter;

always @(posedge clk)

begin

counter = counter + 1;

end

Az @ jel után következik az esemény

A clk vezetéken történő felfutóél hatására lesz végrehajtva ablokk belseje

Az utasítás blokkokat a begin és end kulcsszavak fogják közre

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Esményvezérelt értékadás 2

►Az always blokkok fejrészében lévő feltétel(eke)t arendszer folyamatosan figyeli és teljesülésükkorvégrehajtja a bennük lévő utasításblokkot

►Egy alwayson belül csak regiszter típusúváltozónak adhatunk értéket (bizonyos esetekbenegy ilyen regisztert a szintézer vezetékké isalakíthat)

►Az egy modulon belül lévő always blokkokegymással párhuzamosan futnak

►Létezik feltétel nélküli always blokk is, amifolyamatosan végrehajtódik

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Egy összetettebb példa: számláló

module szamlalo(clk, reset, q);

input clk, reset;

output reg [7:0] q;

always @(posedge clk)

begin

if (reset == 1) q = 0;

else q = q + 1;

end

endmodule

A kimenet egyben egy regiszter

(8 bites)

Szinkron reset van, hiszen areset jel csak az órajel felfutóélére jut érvényre

A feltételes elágazás (if-else)pontosan úgy működik, mint másnyelvekben (pl. C)

Fontos: különbség vanlogikai egyenlőségvizs-gálat és értékadásközött!

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Tesztelés

►A tesztelés is a nyelv eszközeivel történik

►Létrehozunk egy modult, aminek nincsenek portjai

►Ezen belül példányosítjuk a tesztelendő modulokat

►A modulokat vezetékekkel összekapcsoljuk

►A bemenetekhez definiálunk regisztereket, ezeksegítségével állítjuk elő a tesztszekvenciát

►Egy nem ismétlődő tesztszekvenciát az initialblokk segítségével tudunk létrehozni

►A kimeneteken lévő vezetékek értékeit figyeljük

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Aperiodikus tesztjelek előállítása

►Az initial blokk végrehajtása a szimuláció elejénkezdődik

►Ha a végére érünk, akkor befejeződik a szimuláció

►Csak regisztereknek adhatunk értéket benne

reg in;

initial

begin

in = 0;

#5 in = 1;

end

Ez öt szimulációs időegységnyi késleltetést jelent

Így lehet időzíteni a változásokat egy tesztszekven-ciában

Ilyen késleltetés nem helyezhető el olyan modul-ban, amit szintetizálni szeretnénk

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Periodikus tesztjelek előállítása

►Periodikus tesztjeleket feltételrész nélküli alwaysblokkokban állíthatunk elő; azonban kezdeti értéketkell adni egy initial blokkban

►Például egy két időegységnyi periódushosszú, 50%-os kitöltési tényezőjű négyszögjel (órajel):

initial clk = 0;

always

begin

#1 clk = ~clk;

end

Egy időegységenként invertálja a clkregiszter értékét

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Példa: a számláló tesztelése

module teszt;

reg clk, reset;

wire [7:0] q;

szamlalo sz1(clk, reset, q);

initial begin

clk = 0; reset = 0;

#2 reset = 1;

#2 reset = 0;

end

always #1 clk = ~clk;

endmodule

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Speciális operátorok 1

►Bit-eltoló operátorok (<<, >>):

Úgy működnek, mint a C nyelvben

Fel lehet őket használni demultiplexer készítésére:

module demux(in, addr, out);

input in;

input [2:0] addr;

output [7:0] out;

assign out = in << addr;

endmodule

Az addr bemeneten lévő számnakmegfelelő mértékben toljuk el abementi bitet.

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Speciális operátorok 2

►Bit-összefűző operátor ({}):

Egy bitmintát lehet összeállítani egyes bitekből, vagybitsorozatokból

Vesszővel elválasztva kell megadni az egyes részeket

Segítségével lehet például egy regiszter bitjeit körbefor-gatni:

reg [7:0] rx;

always

begin

#1 rx = {rx[6:0], rx[7]};

end

Felülre helyezzük az alsó 7 bitet, utánapedig a legfelső bitet.

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

Speciális operátorok 3

►Redukciós operátorok:

Sokbemenetű logikai kapu leírását egyszerűsítik

A logikai operátorok egy operandusos változatát egyváltozó elé írva, annak összes bitjére hajtja végre aműveletet:

wire [3:0] in;

wire q;

q = &in;

in[0]

in[1]

in[2]

in[3]

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A Verilog-2001 új lehetőségei 1

►Összevont port deklaráció:

A nyelv korábbi verzióiban a portoknál külön utasítássalkellett megadni, ha regisztert szerettünk volna egykimenetre tenni

A Verilog-2001-ben:

module m(in, out);

input [7:0] in;

output reg [2:0] out;

…

endmodule

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A Verilog-2001 új lehetőségei 2

►Port deklaráció a portlistában:

A Verilog-2001-ben a portok már közvetlenül aportlistában is szerepelhetnek:

module m(input [7:0] in, output reg [2:0]out);

…

endmodule

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

IC tervezés 3 © Poppe András – Nagy Gergely, BME-EET 2008

A Verilog-2001 új lehetőségei 3

►Skálázható modulok – hardvergenerálás 1:

Probléma:

•Sokat kell példányosítani ugyanabból a modulból

•Egy modul sok, egymáshoz hasonló elemből épül fel

Ezekben az esetekben nagyon sok gépelésre lenneszükség (időigényes, hibalehetőslegeket rejt magában)

A VHDL-ben régóta létezett: paramétereshardvergenerálás – ezt átvette a Verilog is

A generate kulcsszó segítségével egy ciklusban,paraméteresen lehet létrehozni hardverelemeket

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

A Verilog-2001 új lehetőségei 4

►Skálázható modulok – hardvergenerálás 2:

module myMod(input a, input b, output q);

...

module generator(input [7:0] a, input [7:0] b, output[7:0] q);

genvar i;

generate

for (i = 0; i < 8; i=i+1)

begin : bigMod

myMod m(a[i], b[i], q[i]);

end

endgenerate

endmodule

A ciklusváltozó

8 darabot példányosítunk a myModmodulból

Az összetett modul neve bigModlesz

Az egyes példányokra az m névvellehet hivatkozni.

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

A Verilog-2001 új lehetőségei 5

►Skálázható modulok – hardvergenerálás 3:

Hivatkozás a példányosított elemekre:

bigMod[3].m

A példányok sorszáma (0..7)

A példányokon belüli modulok nevei(jelen esetben minden példány csak egymodult tartalmazott (a myMod egy-egypéldányát))

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Verilog Irodalom

►Tanszéki jegyzetek:

www.eet.bme.hu/~nagyg/verilog.pdf

www.eet.bme.hu/~gaertner/Segedanyagok/LXveriFS.doc

►Jegyzetek:

www.doulos.com/knowhow/verilog_designers_guide/

www.verilog.net/docs.html

www.asic-world.com/verilog/index.htm

www.ee.lsu.edu/v/refcard.pdf

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Egyéb irányzatok

►SOC

►SystemC

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Egyéb irányzatok – SoC

►SoC = System on Chip

Egy teljes rendszer egy chip-es kialakítása

•digitális rész

•beágyazott szoftver

•szükséges analóg interfészek

Homogén gyártástechnológia – pl. minden hardverkomponens CMOS

Magas absztrakciós szinten tervezzük

•Verilog/VHDL

•analóg részekhez ezek analóg bővítményei: Verilog-A, VHDL-A

Jellemző az IP blokkok használata

Hardver-szoftver együttes tervezés: pl. SystemC-vel

•Ezt 2005-ben szabványosították

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

“Intellectual Property”

A Protocol Processor for Wireless

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Hardver-szoftver együttes tervezés

►SystemC – a HSCD (hardware-software co-design)jellegzetes eszköze

►2005-től IEEE szabvány: IEEE std-1666-2005

►Cél: HW-SW együttes

tervezése

szimulációja

verifikációja

►Nem kell várni a beágyazott szoftver tervezéséveladdig, amíg elkészül a hardver

time-to-market csökkenthető

►A tervezés magas absztrakciós szinten történhet

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Hardver-szoftver együttes tervezés

►ESL: Electronic System Level design  HSCD

►A hardver-szoftver együttes tervezés legfontosabbcélja, hogy

magas absztrakciós szintű leírással könnyebben átláthatólegyen a terv,

hibákat gyorsabban meg lehessen találni,

optimalizálni lehessen a hardver/szoftver particionálást,

csökkenjen a piacra kerülés átfutási ideje, és hogy

csökkenjenek a fejlesztési költségek.

►Ennek egyre terjedő eszköze a SystemC

►Egy másik variáció: ANSI C használata, pl. MentorGraphics CatapultC

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

A SystemC

►A SystemC nyelv egy C++ könyvtár és metódus,ami igen hatékonyan használható

szoftveres algoritmusok készítésére,

hardver architektúrák modellezésére, valamint

SoC és rendszer szintű modellek interfészének megvalósítására.

►A SystemC és a hagyományos C++ fejlesztőikörnyezet használatával rendszer szintű modellekírhatók le, ezek azután gyorsan szimulálhatók ésoptimalizálhatók.

►A rendszert leíró modell egy C++ program, amifuttatva ugyanazt a viselkedést produkálja, amitmaga a rendszer

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

A SystemC komponensei

►Modul: egy container, ami más modulokat és process-eketfoglalhat magában

►Process: folyamat – egy adott funkcionalitás leírására szolgál

►Signal: jel – támogatott a 2 (0,1) és 4 (0,1,X,Z) értékű logika is

►Port: jelek csatlakozó pontja

►Adattípusok – sokféle típus, különféle szempontok szerinthasználhatók. Vigyázat – szintetizálhatóság!!

►Órajel: az idő modellezésére szolgáló spec. jel

►Szimulációs kernel – lehetővé teszi a gyors (compiled kódú)szimulációt

►Jelalak-figyelés:

VCD (Value Change Dump),

WIF (Waveform Intermediate Format) és

ISDB (Integrated Signal Data Base) formátumú jelalak-file-ok

támogatása

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

SystemC példa

►Közlekedési lámpavezérlő (BAH csomópont)

9 autós,

7 gyalogos

lámpa

90 sec-os ciklus

3-féle egység

•számláló

•autós lámpa vez.

•gyalogos lámpa vez.

Balotai Péter: Diploma dolgozat, 2007

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Közlekedési lámpa-vezérlő

Balotai Péter: Diploma dolgozat, 2007

Budapesti Műszaki és Gazdaságtudomanyi Egyetem

Elektronikus Eszközök Tanszéke

2009-11-24

Közlekedési lámpa-vezérlő

// count.h

#include "systemc.h"

SC_MODULE(count)

{

//input ports

sc_in<bool> clk;

sc_in<bool> en;

//output ports

sc_out<sc_uint<7> > ido;

int countval;

void countproc();

SC_CTOR(count)

{

SC_METHOD(countproc);

countval = 89;

sensitive_pos << clk;

sensitive << en;

}

};

//count.cpp

#include "count.h"

void count::countproc()

{

if (en == 1)

{

if (countval < 89)

{

countval++;

}

else

{

countval = 0;

}

} else

{

countval = 0x7f;

}

ido = countval;

}